Nature UE
Crédits ECTS 3
Volume horaire total 30
Volume horaire CM 14
Volume horaire TP 16

Pré-requis

• VHDL

Objectifs

• Rappels de VHDL (combinatoire, séquentiel) • Description et syntaxe d’un test-Bench (Assert,…) • Simulation d’un design avec insertion de faute • Programmation d’un protocole série de type RS 232 avec debugage via Signal Taps • Réalisation d’une calculatrice sur PC avec calcul déporté sur FPGA via la liaison série

Appartient à

Informations complémentaires

• Rappels de VHDL (combinatoire, séquentiel) • Description et syntaxe d’un test-Bench (Assert,…) • Simulation d’un design avec insertion de faute • Programmation d’un protocole série de type RS 232 avec debugage via Signal Taps • Réalisation d’une calculatrice sur PC avec calcul déporté sur FPGA via la liaison série